生産性の向上のためには、リソグラフィは半導体業界が直面している課題のひとつといえるが、パッケージングやテストのコストなどへの対応も重要になってきていると、韓国Hynix Semiconductor社でChief Technology Officerを務めるJin Seog Choi氏は述べる。米国ハワイで開催されたInternational Trade Partners Conference（ITPC）のパネルプレゼンテーションにおいて、Choi氏はコスト削減のためにこれから必要とされる技術について語った。

　30～35nm技術を使用したNAND型フラッシュメモリーや、43～48nm技術を使用したDRAMが登場してくるであろう2009年頃には、メモリー製造にとっては極めて重要となるリソグラフィの選択に迫られる。EUVリソグラフィによるLow-k₁値への試みが行われているが、そのときまでにEUVが量産レベルでの生産に間に合うかはっきりとしない。NAND型メモリーではスペーサのパターニング技術が採用される可能性があり、DRAMとNANDの両方においてダブルパターニング技術が必要になるかもしれない。

　しかし、Choi氏は「ダブルパターニングはCOO（Cost of Ownership）が高く、スループット低いことが問題となる」と述べる。オーバーレイの精度は均一なCD値の要求を満たす必要があり、業界としてはエッチング、CVD（Chemical Vapor Deposition）、レジスト材料、剥離プロセスなどにおいてCOOを削減する必要があると同氏はいう。

　パッケージングやテストは大きな課題といえる。2004年には総コストのうち後工程のコストは24％であった。しかし、昨年は32％に増加し、2010年頃までその比率は同程度で推移していくと予測されるとChoi氏は述べる。

　高速かつ高密度のテストコストは増加しているとし、「高性能を維持しつつ、テストコストを削減する必要がある」（同氏）という。テストコスト削減の方法には、DFT（Design for Test）や同時に2048個のチップ処理が可能な高度なパラレルテスタなども含まれる。

　DRAMが高速になるにつれて、パッケージングはTSOPやFine-Lead Ball Grid Arraysからフリップチップパッケージへと代わり、最終的にはウェーハレベルパッケージングへと代わっていくだろうとChoi氏は述べた。