歩留まり予測はDFM（Design for Manufacturing）に不可欠な要素の一つといえる。いや、それ以上の意味をもつ。「正確な歩留まり予測能力こそが、我々の経済モデル」と米IBM社Systems and Technology Group 300mm半導体事業バイスプレジデントのDan Armbrust氏は述べた。同氏はSEMICON West 2007で開かれた歩留まりにおけるDFMの現状についての討論会でパネリストとして参加。彼の他、米Synopsys社DFMソリューション部門バイスプレジデントのAnantha Sethuraman氏、米Photronics社CTOのChris Progler氏が参加した。

　IBMはファウンドリ、デバイスメーカー、システムハウスとして、設計スタイルの多様性、設計の複雑さ、チップサイズなどを熟知している。「少なくとも試作品については90％以上機能する設計を予測できている。機能しないときはファブの製品所有者に問題があり、それを見つけ出して解決する必要がある」とArmbrust氏は述べた。

　Sethuraman氏は、設計と製造は90nmから65nmへの移行時に本当の意味で一緒になり始めたという。「今ではリソ準拠チェック、LCCを行っている。つまり、設計が実際に転写できるのか見極めることができる」と同氏は述べた。「65nmではシミュレーションとマスク製造において多くの新しいことを学んだ。45nmや32nmでも役立つだろう。ただ、新たな課題やばらつきの問題が生じており、今後はそれらの対応が必要になるだろう」とした。

　欠陥をチップ上で起きる電気的問題に結びつけるのは困難だ。もちろん、ある欠陥は歩留まりに影響を与えるとみられる。「マスクメーカーからみると、ある設計では欠陥の10〜20％は歩留まりに影響を与えないとみられるが、デバイスが異なると状況も変わり、欠陥の80〜90％が重要な意味を持つという研究結果を得た」とProgler氏は述べる。

　Armbrust氏は、「半導体製造ではデータに圧倒されている。たとえば、設計をデザインルールチェックし転写性を検査すると、ニアミスに圧倒され潜在的な懸念も生じてしまう。そのためサブセット分析を行うが、できることは限られている。クリティカルな設計要素を理解することで分析範囲を絞り込むことができる」と述べた。また、同氏は大量の検査データについて、「設計の意図が分かれば、最も影響を及ぼすだろう欠陥について、注意して検査することができる」とした。

　32nmでは電力の問題があるため微細化による性能向上はあまり期待できないとArmbrust氏はいう。「成功している企業は異なるレベルで技術革新を成し遂げようとしている。仮に製品デザインの初期段階でそれを考えるなら、自社の製品を分類し、一部をシステムレベルで異なる電圧を用いてテストすればよい。タイミング・シミュレーションは難しく、特に異なる企業のIPを組み合わせる場合はなおさらである。製品の機能性やテスト容易性をチェックするために導入でき、その上よい歩留まりが得られるという高度な遅延シミュレーションがある」。

　Sethuraman氏は設計の視点から、制限されたデザインルールとモデリングの両方が32nmで必要になるだろうとした。「どちらも必要である。すべてに厳しい制限を課すと、設計者の想像力を制限する可能性がでてくる」（同氏）という。

　歩留まりを向上させるための規則的な設計にはダブルパターニング（DP）が重要になるとみられる。Armbrust氏は、DPは32nmで必要になると述べる。Progler氏は、DPが広く採用されるにはあと3年はかかると予想した。