米Texas Instruments（TI）社の技術マネージャらは、ミリ秒単位のアニーリング技術に支えられた接合技術の向上は、同社の45nmトランジスタ技術において重要な役割を果たしており、今は今年下半期の量産に向けて準備が進められているところだ、と述べた。

　最先端CMOS開発部門のバイスプレジデントBen McKee氏は、45nmノードにおける最大の課題は、SiONゲート絶縁膜を数Åほどスケーリングしゲート長を短縮しながら、リークを制御することだと述べた。

　同氏は、TI社のエンジニアは「リークを増やさずに、極めて急峻な接合」を製作した、と言う。「それを可能にするイオン注入装置は継続的に進歩しているが、最も大きな変化はイオン注入の活性化と拡散の方法だ。我々はかなり広範囲に渡ってミリ秒アニールを行った」。

　同氏はフラッシュアニールやレーザーアニールの方法については、45nmのサンプルを作成したTIの主要な提携ファウンドリが専有する知識の一部だという認識から、言及を避けた。TIは選択されたクリティカル層に液浸リソグラフィを使用したものの、コストのかかる埋め込みストレス膜（eSiGe）やHigh-kゲート絶縁膜は使用しなかった。それらの技術は次のノードで無線ICに導入されるだろう、と同氏は述べた。

　同社は2月に米国サンフランシスコで開催されたISSCC（国際固体素子回路学会）において、今年下半期に量産に移る無線ベースバンドとアプリケーションプロセッサの議論も含め、45nm技術の進歩を発表した。その45nmカスタムチップには〜840MHzで作動する「ARM11」プロセッサも含まれる。45nmトランジスタは消費電力を63％カットしながら55％の性能向上が図られた、と同氏は述べた。

　McKee氏によると、TIは異なる固定しきい値電圧（V_t）を持つトランジスタを製作するのではなく、ボディバイアス技術を使い、動的にリーク電流を減らし性能を向上させた、と言う。最下層ゲート膜にかかる電圧を制御することで、逆基板バイアスがV_tを上げ、リークを減少させる。一方、他の部分では、順方向の基板バイアスを印加すると、V_tが下がり、トランジスタの速度を上げることができる。

　同氏は、消費電力を制御し続けるには高度に双方向のプロセスが必要であり、リーク電流と速度の特性に見合った設計技術やトランジスタの開発が必要だと言う。「（メモリービットの）すべてのトランジスタがオンしたとき、要求されるリーク特性、そしてもちろん速度にも反応するように、我々はそれらを明記する。これには、リークのどんな状況がどの状態でクリティカルなのか等、多くの選択肢が含まれる。しきい値電圧、接合技術、ゲート絶縁膜などの選択肢をどう調整するのか。全ての項目が一緒に機能するよう、それらはとても注意深く選ばれる。そして、リーク電流がどこへ行くかまたはどこからやってくるか次第で、同技術のやり方は若干異なってくる。

（David Lammers）