3次元ICを推進する技術について多くの記事がある。^1〜4）チップは薄厚化、積層化、そして配線される。性能と同様に密度も上がってきている。8段もしくはそれ以上のダイ積層のチップ間接続は、今までワイヤーボンドで行われていたが、これには接続の数（I/O）と電解的な性能の面で限界が見える。　

　ここ2年以内に、業界において配線の接続は直接Siを貫通して行う方法に移行するだろう。Si貫通ビア（TSV：Through Si Via）技術は、すでにCMOSイメージセンサーで量産態勢に入っている。動作Si領域は裏面からコンタクトがとられガラス上にボンドされている。積層チップのアプリケーションでTSVは、開発段階に入っており、米TechSearch International 社社長Jan Vardaman 氏によると2010年までには量産に入ると言われている。

　TSVの製造において明確な一致した方式は見当たらない。本記事の取材で、IDM、ファウンドリ、外注の半導体組み立てテストの企業（OSAT）での全社的な開発プログラムを取材した。「Si貫通ビアを使用した積層チップを含むすべてのパッケージングの方式はまだ初期の段階である」とドイツLinde Group社CTOでITRS（ International Technology Roadmap for Semiconductors）でInterconnect Tech-nology Working Groupの議長を務めるChris Case氏は、最近のSemiconductor International が開催したウェブキャストで述べた。「これらのほとんどは、開発の施設で行われている。ビア製造上の技術的な問題はおよそ解決されている。真の課題は、新しい方式の導入でコストを満足できるレベルまで達成できるかである」。2007年12月に発表されたITRSの最新版では、3次元パッケージングの可能な解決策を紹介していると、Case氏は語った。

　ビアの寸法、ウェーハの厚み、ビアファーストかビアラストのどちらのプロセスが良いか（OSATは選択できないがビアラストが良いと思われる）、もしくは、どのメタルが最適な選択肢かの比較的単純なことに関して一致点が少ないように見える。Cu電解めっきは最初の選択肢であるが、CVDでのW成膜にも興味が示されている。パワーGaAsデバイスの裏面からのコンタクトに使用しているのと同じやり方で、電解めっきしたライナーのビアに伝導性エポキシペーストを充填する方法が注目されている。

　TSVプロセスの最終的な目的は、低コストの量産を実現することである。「長期的には最大の課題は製造コストである」と米ECI Technology社バイスプレジデントのPeter Bratin氏は言う。「現在、実現した技術で多くの要因に目をつぶることがある」。電解めっきの分野において、例えば、ある企業では高アスペクト比の大きなビアを充填しようと試みているが時間がかかりすぎることが分かった。「なぜなら、ビアはダマシンプロセスで扱ったトレンチより大きく、電解めっきの作用が全く同じでではない」とBratin氏は語った。「化学薬品とめっき液の添加剤がビア充填を良好に保つための改善に必要とされる。すべての化学薬品の厳密なプロセス管理が必須である。多くの作業が化学薬品のサプライヤーや大学によってなされ、添加物の処方を改善することで改善策が見出された」。化学添加物の消費もまた重要となる。

　EMC3Dの重要な目標の一つとして、TSVに対して統合した解決策を見出し、プロセスコストをウェーハあたり$200にすることがある。^6）

　2008年Wiley-VCHテキストの編集者であるPhil Garrou氏によると、いくつかの企業で徐々にTSVプロセスの主導権をとろうという動きがみられる。彼のハンドブックHandbook of 3D Integrationによると、従来のICファウンドリはビアファーストの前工程（FEOL）でポリをビアに充填するか、もしくは後工程（BEOL）でCuかWをビアに充填するプロセスを開発している。たとえば米Amkor社、台湾Advanced Semiconductor Engineering社、シンガポールSTATS ChipPAC社のような従来のパッケージングハウスでは、BEOL後のビアラストでCu充填のTSV技術を開発している。「ファウンドリがチップ設計者にプロセスを発表するまで、市場では最初にビアラストの技術が使われるであろう。そしてその後、ビアファーストの技術で設計され、ファウンドリによって製造されるようになると、ビアファーストの技術が顕著にマーケットシェアを取り始めるようになるだろう」とGarrou氏は言う。

　低価格で最高性能の解決策が、装置、材料そして主要な半導体製造に対する技術開発によって、そしてMEMS、プリント基板（PCB）、高電力、他の量産プロセスからの多くの知識を結合して達成されると、多くの人に信じられている。

　概要を述べると、ビアもしくはホールは反応性イオンエッチング（DRIE：Deep Reactive Ion Etch）プロセスを用いてSi（そしてしばしば、メタルと絶縁体で覆われているレイヤー）を貫通してエッチングする。このホールは、その後一般的にはCVDで成膜された絶縁膜で覆われる。その後、Cuのデュアルダマシンプロセスで、拡散防止膜とCuシード層がPVD（物理的気相成長）によって成膜され、その後ホールがCu電解めっきによって充填される。仏Alcatel Micro Machining Systems社、米Aviza Technology社、米Lam Research社、米Semitool社、そしてその他多くの企業がTSVに関連するプロセスを開発している。本記事は、いくつかの特有の問題に焦点を当てて、これらのプロセスで経験した問題の解決策を示す。そして専門家たちが、特にコストに関連する問題を克服するために、どんな問題を見ているのかを示す。

　他の種類のプロセスもまた開発されている。ウェットエッチングのプロセスがビアホールの形成に開発されている。さらにはレーザードリリングもまた実行可能な代替プロセスである。EMC-3Dは、IMAPSデバイス・パッケージング会議で、インターポーザ基板を使用することで、TSVプロセスがデバイスチップに制限をかけないことを報告した。

　TSVプロセスで検討しなければならない重要な要点の1つとして、いつどこで行うかがあり、2つの主要な選択肢がある。1つ目は、ビアファーストと呼ばれ、最初にビアを設計して、CMOSもしくはBEOLメタライゼーションの前にビアを物理的に作るプロセスである。ビアファーストでは、ビアの寸法は3：1から10：1程度のアスペクト比で通常はより小さい寸法（5〜20μm幅）である。これはIDMでとられる一般的な方式である。2つ目は、ビアラストと呼ばれ、基本的にウェーハプロセスが完了時、BEOLもしくはボンディングの後にビアが作られる。この場合、プロセスはIDMかパッケージングハウスによって行われる。この場合CDは大きく（20〜50μm)、可能なアスペクト比は3:1から15:1である。Lam Researchでプロダクトマーケティング部門の上級エンジニアリングマネージャであるSteve Lassig氏は、今開発中のTSVに対する形状はほぼ2桁の大きさの相違があると語った。「我々が見ているところでは、10μm以上の深さで1μm以下の寸法から、その対極では400μmの深さで90μmのビア寸法でSi貫通ビアを実現したいという、顧客からの広い範囲の要望がある」。

　ビア寸法の大きな相違の理由の1つとして、パッケージングハウス（ビアラストのプロセスを使用する）は、バリア層とシード層を成膜するのにローテクのPVD装置を一般的に使い、これらの装置はアスペクト比が3：1から5：1を越えると能力的な限界がある。なぜなら、ビアは200〜300μmの範囲のウェーハの厚みを貫通するまでかなり深くする必要があり、低いアスペクト比を保つ上でビアはそれに相当して大きく（たとえば100μm幅）する必要がある。「バリア層とシード層で充填することができるが、プロセス時間の為にどんな製造条件でもコストが法外に高くなる」とSemitoolECD技術担当ディレクターのTom Ritzdorf氏は語った。「そのような大きなビアでは熱特性についての懸念がある。CuとSiの間のCTE（熱膨張係数）が不一致のため、信頼性の問題がありそうである。アニール時にウェーハが切断されるのと同じくらい最悪なことである」と彼は言う。より高いアスペクト比で小さなビアを可能にするには、もっと高度なPVD装置に投資をするか、電解めっきによるシード層の増強技術の開発による。

　Ritzdorf氏はEMC-3Dがビアファーストのプロセスに焦点を合わせていると語った。「良い点として、我々はこの技術でウェーハを流しTSVを加工する上で多くの問題がないことを十分に検討した」と彼は語った。「TSVを適用してビアラストのプロセスがCMOSイメージセンサーに対して最初に導入された。これが最初のアプリケーションで、我々にとっては明らかに重要なことであった」と彼は語った。

　メタルで充填したホールの形成はTSVプロセスの一部である。チップは薄くされボンドしなければならない。ウェーハの薄化は研磨、CMPもしくはウェットプロセスによって行われる。Siもしくはガラスキャリアが通常ここでは使用され、ウェーハは逆さまにされ、一時的にキャリアにボンドされる。プロセス後、ガラスキャリアの場合、ウェーハは紫外線（UV）光（もしくはレーザー）で剥離される。米3M社は、UV剥離方式に対して使われる暫定ボンディング粘着テープを提供している。米Brewer Science社とオーストリアEVG社は、熱で剥離出来る粘着テープの共同開発をしている。EVGバイスプレジデントで統括マネージャであるSteve Dwyer氏は、キャリアとしてSiを使う主な利点は、デバイスのウェーハへの熱膨張に対する完全な一致であると語った。「別の方法では、薄くしたウェーハで熱的不一致によるストレスをもたらす危険がある。これは良いことではない」と彼は言う。彼はまた,熱で剥離出来る粘着テープはプロセスの間高温での抵抗力はあると語った。

　Aviza Technology PVD/CVD/Etch事業体のマーケティングディレクターであるDavid Butler氏は、通常の絶縁膜の成膜温度まで温度を変えてガラスキャリアを評価したと語った。「ディープSiエッチングプロセスは低温であり、問題はない。メタルも同様に温度が低く、問題を示さない。絶縁体も被覆率もしくは電解的特性への影響を与えない低い温度でなければならない。我々は、現在の方式と代案の方式に対して低い温度での変動について評価している。目下のところ、最悪もしくは最大温度は250℃あたりだと言われている。他方、数か月間は持つともいわれているが、我々は200℃以下から150℃の間で迅速に結果を出そうと望んでいる」。

　チップ積層化の主要な問題は、ウェーハ対ウェーハ、ダイ対ウェーハ、もしくはダイ対ダイ方式のどれを使用するかである。ウェーハ対ウェーハは最も簡単であるが、2枚のウェーハの歩留まりが高いときのみもっとも費用効率がよい。不良品のダイから良品のダイへのボンディングの危険は他の方式では低減されているが、処理コストとプロセスコストは増える。

　「ボッシュプロセスは大量のスキャロップを発生する。このスキャロップの効果を最小にするためにプロセスを良く理解しなければならない。スキャロップが依然存在しているが、そんなに大量でないなら、インテグレーションは許容できる範囲であり、前に進む」とLassig氏は言う。図4は、中央部のビアとウェーハ端のビアの間に高い均一性を示しているLam ResearchのTSVプロセスの写真を示す。

　エッチングの専門家は、除去する材質はSiであるが、一般的に上に積まれている材料が問題となると指摘する。「貫通ビアの名前はSiのみをエッチングするように聞こえるが、ウェーハ上0.5μmから5μmぐらいは伝導性の層である」とLassig氏は語った。

　「異なった絶縁体の材質を持つ11層のデバイスを考えてみる。40もの異なった個別層を連続してエッチングし、そしてSi表面でエッチングを終了する」とThomas氏は追加した。これは図5でよく説明されている。「ビアはSiに到達する前に酸化膜を開口しなければならない」とButler氏は説明を加えた。「90 nmもしくは65 nmデバイスで、少なくとも10〜11のメタル層が大きな開口部の左と右側に見える。酸化膜を貫通してSiに当たるまで大きなビアをエッチングする」。この場合、すべての上面部はTSVエッチングのハードマスクの役割をする。

　TSVエッチングでの主要な課題は、ことによると技術的なものではなくて、コストと性能の釣り合いを取ることかもしれない。「業界における重大な問題点として、どのように費用効率を上げるか、そしてどのように量産性を高めるかである。確かにSiへのエッチング速度は重要であるが、隙間なく充填できる正確な形状でエッチングすることができる。そして良好な電解的な結果を得ることが重要な課題となる」とLassig氏は言う。

1. J. Vardaman, “3-D Through-Silicon Vias Become a Reality,”Semiconductor International, June 2007, Vol. 30, No. 6, p. 36.
2. A. Keigler et al., “Enabling 3-D Design,” Semiconductor International, August 2007, Vol. 30, No. 9, p. 36.
3. P. Garrou, “Perspective From the Leading Edge.”
4. P. Garrou, “Future ICs Go Vertical,”Semiconductor International, February 2005, Vol. 28, No. 11, p. SP-10.
5. “Highlights of the 2007 ITRS.”Originally broadcast Jan. 22, 2008.
6. B. Kim, “EMC-3D Consortium Targets Cost-Effective TSV Interconnects,”Semiconductor International, February 2007, Vol. 30, No. 2, p. SP-7.