「複数の電気的パラメータの許容値をスケールできないことが、新プロセスにおける性能向上や省電力化に赤信号をともす一因になっている」と、米IBM社研究センター研究員のSani Nassif氏らは述べる。実際、CMOSでのばらつきは、設計にとって大きな障害になりつつある。

　ばらつきは広範囲にわたる時間的尺度の中で発生し、いくつかの異なるメカニズムがデバイスの遅延に影響を与える（図）。研究者らは、ばらつきへの対応はプロセス、デバイス、回路レベルを網羅する必要があり、システマチック要因とランダム要因を含まなければならないと考えている。たとえばランダム要因の例としては、ドーパント変動によるしきい値電圧（V_t）のばらつきがある。ドーピング（finFET）を取り除くことでばらつきを低減することはできるが、界面ではばらつきが見られる。システマチック要因としては、CMPによって引き起こされるレイアウト密度による配線膜厚のばらつきなどがある。システマチックばらつきは適切に設計を適応させることで最小化できる。しかし、残念ながら、同じことはランダムばらつきには当てはまらない。

　ファブ環境において、ばらつきには、ダイ内、ダイ間、ウェーハ面内、ウェーハ面間、ロット間の違いによって引き起こされる空間的要因もある。ばらつきは歩留まり学習（Yield Learning）を通して減少するが、採算性を維持するためには、ある一定以上は減らないとされる。

　回路の実装では、回路構造が遅延ばらつきに影響を与えることが特に重要となる。たとえば、様々なスタイルで実装された11個の16ビット加算器の遅延ばらつきを見ると、ユニットレベルのばらつきとゲートレベルのばらつきは必ずしも同じではない。また、Vtや酸化膜厚のような物理的要因、寸法要因（長さや幅）、V_ddのような環境要因に違いがでる。

　回路とシステムレベルでのデバイスばらつきの影響は増幅してきている。伊DEISボローニャ大学のLuca Benini氏は、不確かなデバイスでいかに信頼性のあるシステムを設計するかを研究している。「細かい粒子レベル（すなわち、基本的なデバイス）でのランダムばらつきは急速に拡大しており、サブシステムと同一のレプリカは欠陥もなく全く同じように動作するという仮説に反証する」と同氏は述べる。また、同氏は、膨大な数のデバイスの統合は、ばらつき、不具合、エイジングの増加により、CMOSの信頼性の正常レベルを低いレベルに落としてしまうと語る。すなわり、設計にとっては、ばらつきが許容できる方法を特定することが最大の課題となる。同氏は次の3つの方法を提案している。

　低コストでの堅牢性—コストが限られた市場では、2重化や3重冗長化（TMR：Triple Module Redundancy）法よりも、もっと限られたハードウェアで堅牢性を達成することだ。これは、遅い信号伝搬によって引き起こされるタイミングエラーのような影響の大きい信頼性の脅威に焦点を当てること、テストスキャン資源のデザインのような既存のハードウェア冗長性を選択的に活用すること、あるいは重大な脆弱性の要素を持つ構造のみを保護することによって達成できる。

　DRM（Dynamic Reliability Manage-ment）—将来、DRMはサービス力やサービスの質といった他の形態の資源管理と統合されるだろう。その方法は不具合と関連する設定を必要とする。DRMは、効果的なモニタリングと予測が可能な、緩やかなばらつきや不具合メカニズムに最も効果的である。

　マルチコア信頼性—クロック周波数削減のためのマルチコアとポリコアのアーキテクチャへの動きは、回路速度とダイナミック出力密度に対する設計制約を減少させるが、信頼性にはほとんど影響を及ぼさない。しかし、機能的な冗長性や割り当て、作業負荷のスケジューリングに関する信頼性のある能力が提供される。