ナノテクを
牽引する計測技術

[2008年02月号]

ナノテク全般にいえることだが、特にMEMS（Micro Electro Mechanical Systems）やカーボンナノチューブ（CNT：Carbon Nanotubes）などの製造プロセスやデバイスのインテグレーションにおいて、高度な計測技術が必要とされているようだ。

By Alexander E. Braun

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　米Micron Technology社の社長兼COOであるMark Durcan氏は、ある学会の講演でナノテクノロジーが直面している課題について指摘した^1）。ナノテクが進歩している事自体は認めているが、例えば製品に応じて生産量が成り行きまかせとなってしまう問題、微小形状の機械的な問題、そしてそれら微小形状のパターニングと計測の困難度の上昇など、幾多の困難があることをDurcan氏は警告した。

開発リソースが枯渇

　米Northeastern大学Nanoscale Science and Engineering Center for High-Rate NanomanufacturingとNSF Center for Microcontamination Controlで National Science Foundation（NSF）のディレクターを務めるAhmed Busnaina氏は、ナノテクの進歩は3年前に予想したレベルに達していないと指摘する。「いくつかのCNTで作った不揮発性メモリーの動作は期待どおりではなかった。相変化型メモリー（PCM：Phase-Change Memory）の開発は進展しているが、大半の半導体製造技術を使用した分野は進歩が遅い。同じように組み立て技術も進歩が遅い状況だ」。Busnaina氏は、新分野の開発では期待はずれの問題が起きていることを認識している。「日々、CNTの問題を発見しては解決している状況だ。電子機器向けのCNTとナノパーティクルの組み立て技術に関しては大きな前進があった」。

　Busnaina氏によるとナノテクノロジー研究には、ナノ製造と新材料の開発を確実にするためにもっとリソースが必要だという。NSFは、ナノテクに約3億ドルを投じており、パートナーである米国半導体工業会（SIA：Semiconductor Industry Association）はナノエレクトロニクスに200万ドルの投資をしている。対して業界の貢献は比較的少なく、多くの半導体企業は、もはや研究も行っていない。しかし少数の例えば米IBM社、韓国Samsung Electronics社、米Intel社などが比較的小さい活動を維持しているおり、主に大学で研究活動が行われている。業界における投資は不十分だが大学と協同することで活動が保たれている。「2015年もしくは2020年頃に直面する問題を認識しているが、まだ何年か先のことであり、業界では回避方法を見出す能力があると確信されている。しかし、回避方法はさらに高価となり利益を圧迫するだろう」とBusnaina氏は語っている。

リソに対する疑問

　ベルギーIMECでStrategic Development Unitのアドバイザーを務めるMarc van Rossum氏はSi半導体を強化するという観点からナノエレクトロニクスをみている。主な問題は次世代のリソグラフィ技術にある。「既存のリソ技術を延命することで予定通りに45nm技術には到達した」と同氏は語る。「32nmプロセスあるいは22nmプロセスのどこかで、既存リソ技術は機能しなくなる」。今のところ、将来のリソグラフィ技術はArF液浸リソグラフィ技術もしくはEUVリソグラフィが考えられており、意見の一致はまだみられない。IMECは蘭ASML社のEUV露光装置の実験機で研究を行っている。主な目標は短波長のリソグラフィに対して適応性のあるレジストの調査であり、現段階では必要な解像度に対して重大な感度の問題を持っているとしている。

　「リソグラフィは微細化を進める上で非常に重要」とvan Rossum氏は述べる。「22nmプロセスでは何らかの形で新しいナノリソグラフィ技術が必要であろう。進めなければならない作業はEUVの研究だけでなく、他の選択肢であるたとえば超高NA（開口数）の液浸露光技術やナノインプリントリソグラフィ技術だ。ロードマップでの連続性の是非は、開発されるリソグラフィのコストによって決まるだろう」。

新規の材料と計測

図1高感度の走査型容量顕微鏡（SCM：Scanning Capacitance　Microscope）を用いることで半導体の絶縁膜と導電体を観察することが可能になった。左の写真は、通常のAFMでのSRAMチップのトポグラフィの写真。右側は、同じチップの走査型容量顕微鏡の像
（出典：米Agilent Technologies社）

　CNSEのナノサイエンス部門の教授Serge Oktyabrsky氏は、業界が従来乗り気ではなかった新規材料への変更に対して変化が見て取れるという。「業界は、Si以外の材料の評価に恐れを抱かなくなった。特にIII-V族のナノ材料、分子ナノデバイス、CNTが検討されている。これは2つのことを意味する。1つは、今Siの時代の終わりが予測できること。2つ目は、Siから今後確実にスケーラブルな材料に移行すること。次の数世代に使用することができるSiよりも潜在的に優れた多くの材料があるという。

　物理的な観点からすると、これらの異なった材料はSiへの集積化に課題を持つがSi以外のデバイスおよびカーボンナノチューブ（CNT）を作成するのとそう大きな違いはない。SiはSiO₂との優れた接合性により主流になった。集積化に対して問題点は少ない。もっと重要なことは、SiやSiO₂よりも良い材料、接合面、構造に対してスケーラブルな解決策があるかどうかである。

　米Agilent Technologies 社Components Test Division のCTOであるRoger Stancliff氏は、45nmプロセス以降に障壁があるという。「CMOSでは微細化の問題点はリーク電流であり、それが絶縁膜の誘電率を上げるHigh-kゲート絶縁膜の開発を推進させ、同じ性能を得るのにより厚い絶縁膜が使うことができた。これによりリーク電流を低減することができる。しかし、High-k膜に使用される材料は測定する側にも課題を残す」。

　ソースドレイン（S/D）の形成、ドーピング密度と微小パターンにどのようにドーピングするか、イオン注入とアニール工程に影響するチャネルの寸法も変わってきている。ゲート長とゲートの質が微細化にとってますます重要になり、アニールプロセスはさらなる課題を抱えている。その他にも、チップ上もしくはウェーハ上にさらに多くのトランジスタをデバイス間に置くことによるクロストークと寄生効果が問題になる。電力消費は寄生抵抗によって引き起こされるもう1つの障壁だ。

　さらに界面の質に影響を与える新しい材料がある。「20nmでは、最適化されたPチャネルとNチャネルのアイランドを形成し、SiウェーハにGaAsとGeを堆積することが検討されている」とStancliff氏は語る。「これらのアイランドの界面と材料の相互作用に関連する測定上の課題が生じるだろう。22nm以降に考慮されるCNTトランジスタの極端な研究もあった。10〜100Kの入力インピーダンスがあり50Ωの装置で測定するのは非常に困難だ」。　　

　これらを測定するためには2つの方法がある。1つは、先端にマイクロ波の経路を持った原子間力顕微鏡（AFM：Atomic Force Microscope）を使用すること。そして、もうひとつは共振モードのマイクロ波を持つAFMで、高い感度と精度を持った容量を測定する構造を作ることである。デバイスの電気的特性を簡単に測定するための、非共振モードで動作させることも可能だ（図1）。

　共振モードではその他の測定も可能にする。「キャリブレーションした容量測定もできる。そしてプローブチップに電圧をかけ、容量対深さを測定して空乏層の深さを管理するのに使うこともできる」とStancliff氏は語る。その他のオプションとして絶縁膜に重要なリーク電流の測定も可能となっている。

　トポロジーの測定も可能だ。「トポロジーの情報に対しては、段差の効果を容量によ
って計算できる」とStancliff氏は語る。この技術は、以前はプローブチップの供給に問題があった。「米Rocky Mountain Nanotechnology社と共同で、メタル材料を基にした新しいプローブチップを開発した。10nm以下のプローブチップを作り、ほぼプローブチップ半分の寸法程度の分解能を可能にした」。これは、国際半導体技術ロードマップ（ITRS：International Technology Roadmap for Semiconductors）の要求値である10nm以下の測定を可能にしたことを意味する。空乏層の深さが変えられ、ドーピング対深さの情報を非破壊で提供できる可能性もある。

Siとスピントロニクス

図2　米Albany大学College of Nanoscale Science and Engineeringで開発中のスピン輸送の計測装置の図。界面を介した輸送を調べるために、STMのチップは、局部的にスピン分極の電子をスピン注入コンタクトに注入するために使用される
（出典：Albany大学）

　CNSEでスピントロニクス研究のリーダーを務めるVincent LaBella氏は、1990年代初期から、データ保存のみではなく半導体に電子のスピンを使うことが検討されていると述べた。「我々はどのように半導体中のスピンを検出し,そして半導体に注入するかを研究している」と同氏は語る。ほとんどの磁気抵抗デバイスはメタルと酸化物を基にしている。我々は半導体にこれを組み込んで、ロジック製品のプロセスを作りたい。ロジックデバイスでスピン動作を行うと、低消費電力で高速動作を実現することができる」。

　Siは新たなスピントロニクスの材料である。スピンは長い寿命を持つ最高の半導体材料の一つだ。スピンはほぼマイクロ秒の間コヒーレントな状態を保ち、実質的に無限の特性を持つGaAsと比較するとSiは10〜20ナノ秒の特性を示し、増幅率はほぼ100〜1000倍である。「光学的方法では偏極電子を注入と検出に使うため、ほとんどのスピン半導体の実績はGaAsか他の直接ギャップ（Direct Gap、直接遷移形）半導体から来ている」とLaBella氏は語る。「偏向された光はスピン占有された電子を光らせる。スピンについて何かが解る可能性を持っている、出てくる光の測定研究は重要になってきている」。

　米Delaware大学の最近の業績では、Siの中にどのようにスピンを注入するだけでなく、どのように電気的に読みだすかについて立証した。出力値はスピンの方角による。これは、Siのスピンの情報を符号化し、それを操りそして後で読み出しをする方法である。この重要な進展は、Siの長い寿命と組み合わされ、ナノ寸法の電子工学に対する未来の技術を可能にする。

　「Cu配線は微細化に限界があり、我々はデバイス間の配線構造にスピンを使用しようと試みている」。なぜならRC遅延は電荷と抵抗によって引き起こされるため、スピンの流れの中では、理論的に電荷はなく、それゆえにRC遅延は起こらない。そして配線は、遅延なしで縮小と交差することができる。「Siを使ったスピン配線をどのように作るか、コンタクトは何で作るか、どのように読み出しをするか、可能なデータレートは何かが研究の一部に据えられている。Si上でナノ寸法のリソグラフィ、強磁性体金属との組み合わせ、もしくは一種のウェーハボンディングなど、既存の技術で実現できることが必要とされる」。　

　もし強磁性体の金属が半導体上にのせられると、スピンの注入が起こる（図2）。「Siで何が起きたかというと、通常磁気的には死んでいる非常に薄いシリサイド層が界面で得られる」とLa Bella氏は語る。「もし磁気的に死んでいるならば、スピンの分極が低減する。我々は、界面を通過する分極した電子を観察するために、走査型トンネル顕微鏡（STM：Scanning Tunneling Microscope）でスピン輸送の界面での効果を観察する特別な測定技術を開発した。これにより対象構造を測定し、なぜ磁気的に不活性な界面なのか、どのようにスピン注入は減るのかを解明することができる。　

MEMSとオプトの集積化

図3　画像を扱ったり、複雑なレンズを搭載したMEMSデバイスでは、高密度化が進んでいる。プロセスの複合化では対応することができないため、直接集積化する方法が必要になる
（出典：Bell研究所）

　「我々は、最先端技術でオプトデバイスとMEMSを電子工学的に集積化する研究を進めている」と米Bell研究所のNanofabrication Research DepartmentディレクターJohn Gates氏は述べる。「最先端の露光能力を持つArF（193nm）とKrF（248nm）の露光装置で、Si上に可動部分を作ることができる。スプリング部品を持ち、150nmから300nm幅の配線、レイヤー間で±20 nmのアライメント要求を満たした可動素子を作成した。電子機器の基本ユニットに機械的な可動体を作ることが可能だ」（図3）。

　Bell研究所ではウェーハ上に可動体機械部品をハイブリット集積化する研究を行っている。研究者はウェーハ間のボンディング、そして積層ウェーハを微小チップに切り分け、MEMSはCMOSウェーハへボンディングされる。Gates氏によると次のステップはこれらのデバイスをCMOSウェーハで直接プロセスすることである。「セルの寸法は、3μmでこの寸法は2枚のウェーハを電気的に接続する上で決められる。我々は、2〜3μmの直径を持つはんだ用のボンドパッドを作成した。ウェーハに何百万ものパッドを作ることができる」。

　Bell研究所は、裏面からの5000個以上の電気的接続部を持つ世界最大の40層セラミックパッケージを開発した。「次のステップはパッケージ内に電子部品を入れることである」とGates氏は語る。「電子部品の中に光学と機械的なデバイスを複合化し、そして次のレベルはICとMEMS、もしくは光学デバイスをパッケージ内で配線することである。電気的な配線当たり2〜3μmの寸法まで落とすことが可能になる。それ以降は、ICからMEMSもしくはオプトデバイスに、ビアを介した接続を可能にしなければならない」。

測定技術と信頼性

　米NIST（National Institute of Standards and Technology）でNanoelectronic Device Metrology ProjectのリーダーであるCurt Richter氏は、CMOSの延命には包括的な測定技術がより必要になると確信している。「新材料の導入要求が測定技術の開発を推進するだろう」と同氏は述べる。どのように新規材料が1〜3nmの寸法で振る舞うかの研究が必要だ。　　

　歪み技術についても懸念される点がある。バルクの歪みを観察するのは簡単であるが、現在はそれを1〜3nm寸法で行わなければならない。抽出すべき電気的、物理的な特性が評価できるナノエレクトロニクスのテスト構造が開発されなければならないだろう。「2nmの対象物を観察する必要はないが、もしそれをテスト構造の中に組み込めば、その特性は電気的、光学的、そしてその他のテストによって抽出することができる」とRichter氏は語る。　　

　信頼性は別の新たな問題だ。「これらの技術を商業化する上で、従来のCMOSに新規の材料を導入すべきか、もしくは完全に異なったデバイス構造を持たすか、すべての点から不良と劣化を理解しなければならない」とRichter氏は語る。「ナノ寸法での信頼性は、バルク特性に対する物に比べて異なっているかもしれない。特にメタルは、非常に異なった信頼性評価の結果をみせている」。

　NISTでSemiconductor Electronics DivisionのチーフであるDavid Seiler氏は、「新規材料の信頼性に関するモデルは、すべてを新たに取り直す必要があるかもしれない」と述べる。「それは、材料組成に対するデータではなく、実チップの信頼性の予想ができるデータが必要だ。超薄膜で界面を制御するナノレベルのデバイスを取り扱っている。ダメージは簡単に引き起こされ、そして電子のトラップがすぐに発生する」。従って、界面の特性を注意深く観察するために、界面でのナノ寸法の測定と装置が開発されなければならないと考えている。測定装置は、化学的な特性から各種原子の物理的な配列とデバイスとの接続における電気的特性を測定できるのが理想だ。

　「理想は、各原子が構造のどこに存在するのか、どんな原子が化学結合状態にあるのかを解析する装置の開発だ。デバイスはますます微小になり、ドーパントはもはや統計的に均一性を保てなくなっている。しかし、たとえ各種のドーパントを検出できたとしても、それが活性化しているかどうかを判断するのは困難である」（Richter氏）。　　
　デバイス性能を予想するため、モデルの有効化が必要だ。しかしながら、モデリングは一つの側面のみを示す。困難なものは、デバイスの試作品を作るうえで有効となる経験的なもの、さらあにモデルにフィードバックできる物理的な特性評価である。

　Seiler氏は、信頼性についての研究がまだまだ不十分であると考えている。「さらに集中した活動を進めるために、業界、学会そして政府を巻き込んだ、ナノ電子デバイス信頼性センターを設立する必要がある。NISTは、信頼性研究の活動を強化してテストと基礎的なところを作業する必要があると考えている」。

　その他の問題としては熱対策が挙げられる。微小寸法をもつデバイスは、過剰な熱を発生するために高周波で動作させることができない。デバイス内の熱を測定し、熱発生に反作用に働くプロセスに置き換える必要がある。「ナノメータ寸法のデバイスで温度が何度であるかは哲学的な事象を扱っているようなものである」とRichter氏は語る。「我々は、熱特性を理解する上で、どのように熱特性を有効に測定する方法が必要であり、どのように熱特性を迅速かつ効率的に抽出するかが必要である。熱の問題は各種の技術研究の中で主要なテーマだ」。　

　測定技術は、従来のCMOS特性を測定するのに必須だ。しかし測定しなければならないその他の特性が増加している。たとえば、MEMSの反りなどの測定は、光学的手法もしくはガス検出の手法でしか測定できず、これは従来のCMOSとは互換性を持たない。特化した測定技術と革新的な技術が、異なった技術の統合を有効に行うために必要とされている。